PCIe總線作為連接x86服務(wù)器、PC和筆記本電腦核心處理器與外設(shè)的重要方式取得了巨大成功。隨著CPU和GPU性能不斷提升，PCIe總線速度也在同步增長(zhǎng)，每一代都實(shí)現(xiàn)帶寬翻倍。

即將到來的PCIe 7.0和8.0標(biāo)準(zhǔn)將帶來更高速度，讓我們看看它們是如何實(shí)現(xiàn)這些性能突破的。

目前PCIe 4.0和5.0標(biāo)準(zhǔn)廣泛應(yīng)用于x86 PC和服務(wù)器中連接存儲(chǔ)設(shè)備等外設(shè)，首批6.0版本外設(shè)如美光9650 Pro SSD也已問世。由于PCIe標(biāo)準(zhǔn)向后兼容，使用舊版本的外設(shè)可以在新版本主機(jī)上正常工作。

## PCIe標(biāo)準(zhǔn)基礎(chǔ)原理

PCI-SIG是負(fù)責(zé)PCIe標(biāo)準(zhǔn)開發(fā)的行業(yè)組織。PCIe總線本質(zhì)上是外設(shè)（如存儲(chǔ)驅(qū)動(dòng)器和網(wǎng)絡(luò)接口卡）與CPU/內(nèi)存核心復(fù)合體之間的串行而非并行連接。它具有多根配對(duì)線纜，一根用于接收數(shù)據(jù)，一根用于傳輸數(shù)據(jù)，形成差分信號(hào)對(duì)，可實(shí)現(xiàn)雙向傳輸。兩個(gè)這樣的信號(hào)對(duì)構(gòu)成一個(gè)通道，PCIe鏈路可以有1、2、4、8或16個(gè)通道。

每個(gè)外設(shè)都有到CPU的點(diǎn)對(duì)點(diǎn)連接，數(shù)據(jù)通過兩部分?jǐn)?shù)據(jù)包傳輸：首先是包含時(shí)序信息的標(biāo)頭，然后是數(shù)據(jù)載荷。這種設(shè)計(jì)無需單獨(dú)的時(shí)鐘時(shí)序線。每個(gè)通道都有自己的嵌入式時(shí)鐘，通過參考時(shí)鐘同步。

在標(biāo)準(zhǔn)FR-4玻璃纖維增強(qiáng)環(huán)氧層壓板制成的印刷電路板上，PCIe鏈路長(zhǎng)度最多約30厘米，無需中繼器或重定時(shí)器。

## 性能提升機(jī)制

后續(xù)PCIe世代通過改變數(shù)據(jù)編碼方案來提高總線速度和承載能力，減少開銷。基本性能指標(biāo)是GTps（每秒千兆傳輸次數(shù)），即每個(gè)通道每秒數(shù)十億次傳輸?shù)臄?shù)量。每次傳輸承載的位數(shù)根據(jù)編碼方案而變化。

例如，PCIe 3.0使用8b/10b編碼，將8位數(shù)據(jù)字節(jié)轉(zhuǎn)換為10位符號(hào)，每8位塊增加2位，確保直流平衡且無長(zhǎng)串0或1。這增加了25%的開銷，PCIe 3.0的原始8 GTps每通道在編碼開銷后實(shí)現(xiàn)約1 GBps的有效帶寬。

PCIe 4.0和5.0等后續(xù)版本使用128b/130b方案，將開銷降至約1.6%，每128位塊僅2位。PCIe 5.0的原始32 GTps每通道速率在開銷后實(shí)現(xiàn)約3.94 GBps。

PCIe 6.0引入了PAM4信號(hào)技術(shù)，具有4個(gè)脈沖幅度電壓級(jí)別，每個(gè)傳輸信號(hào)實(shí)現(xiàn)2位而非之前的1位。這提供每通道64 GTps，開銷后每通道約7.88 GB/s。

## 未來發(fā)展：PCIe 7.0和8.0

PCIe 7.0提供128 GT/s傳輸率，即每通道128 Gbps，是PCIe 6.0的兩倍。除銅連接外，可能還會(huì)有基于光互連的版本。PCI-SIG表示它將滿足超大規(guī)模數(shù)據(jù)中心800 GbitE、高性能計(jì)算、軍事/航空航天甚至汽車應(yīng)用領(lǐng)域的高速數(shù)據(jù)傳輸需求。預(yù)計(jì)PCIe 7.0產(chǎn)品將在規(guī)范發(fā)布后12-18個(gè)月出現(xiàn)，但由于速度極快且成本高昂，可能不會(huì)出現(xiàn)在PC級(jí)別及以下的產(chǎn)品中。

PCIe 8.0規(guī)范的初步工作已經(jīng)開始，預(yù)計(jì)將在繼續(xù)使用PAM4和Flit的同時(shí)，將傳輸率提高到PCIe 7.0的兩倍。PCIe 8.0可能需要光鏈路來克服銅線的頻率相關(guān)信號(hào)損耗。它還可能需要PAM8方案（每信號(hào)3位）來提高數(shù)據(jù)速率，這將需要更好的信噪比檢測(cè)和錯(cuò)誤糾正能力。

有建議認(rèn)為，PCIe 8.0之后的速度可能達(dá)到每通道1 Tbps，約125 GBps，或許會(huì)采用PAM16（每信號(hào)4位）方案和光互連技術(shù)。

從PCIe 4.0開始，PCIe標(biāo)準(zhǔn)每三年更新一次，確保技術(shù)持續(xù)進(jìn)步以滿足不斷增長(zhǎng)的性能需求。

Q&A

Q1：PCIe 7.0相比PCIe 6.0有什么提升？

A：PCIe 7.0提供128 GT/s傳輸率，即每通道128 Gbps，是PCIe 6.0的兩倍。它主要面向超大規(guī)模數(shù)據(jù)中心、高性能計(jì)算、軍事航空航天和汽車應(yīng)用領(lǐng)域，預(yù)計(jì)產(chǎn)品將在規(guī)范發(fā)布后12-18個(gè)月出現(xiàn)。

Q2：PAM4信號(hào)技術(shù)是什么？有什么優(yōu)勢(shì)？

A：PAM4信號(hào)技術(shù)具有4個(gè)脈沖幅度電壓級(jí)別，每個(gè)傳輸信號(hào)可以實(shí)現(xiàn)2位數(shù)據(jù)傳輸，而之前只能傳輸1位。PCIe 6.0采用這項(xiàng)技術(shù)后，實(shí)現(xiàn)了每通道64 GTps的傳輸速率，開銷后每通道約7.88 GB/s。

Q3：PCIe 8.0會(huì)采用什么新技術(shù)？

A：PCIe 8.0預(yù)計(jì)將傳輸率提高到PCIe 7.0的兩倍，可能需要光鏈路來克服銅線的信號(hào)損耗問題。還可能采用PAM8方案（每信號(hào)3位）來提高數(shù)據(jù)速率，但這需要更好的信噪比檢測(cè)和錯(cuò)誤糾正技術(shù)。